RTL designer

Департамент разработки процессорных архитектур YADRO ведёт разработку процессорных IP ядер RISC-V для использования в составе серверных, сетевых продуктов, систем хранения данных, планшетов и других устройств.

Чем предстоит заниматься:

Разработкой и верификацией сложных функциональных модулей для ASIC на Verilog.

Мы ожидаем от будущего члена команды:

• Опыт разработки и верификации RTL для ASIC от 3 лет;
• Отличное знание Verilog/System Verilog;
• Опыт использования RTL симулятора от 3 лет (any vendor);
• Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов (ACE, AXI);
• Уверенный пользователь Linux;
• Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы;;
• Опыт работы с системами контроля версий.

Дополнительно приветствуем:

• Знакомство с make и скриптовыми языками (perl/python/tcl/shell);
• Опыт программирования на C/asm;
• Опыт работы с ПЛИС от Altera и/или Xilinx и соответствующим программным обеспечением;
• Знакомство с методами формальной верификации, SVA.