RTL Designer (DFT)
Чем предстоит заниматься:
- Участие в проработке DFT flow для SoC;
- Проработка DFT (Scan Insertion, PMBIST, Boundary Scan) архитектуры, как на уровне отдельных блоков, так и на уровне Top SoC;
- Анализ и подготовка rtl блоков для вставки Scan, PMBIST, Boundary Scan; Вставка тестовых структур;
- Написание SDC для тестовых режимов работы на уровне блоков и Top уровне; STA тестовых структур;
- Поддержка в backend на предмет влияния тестовых структур на STA блоков и системы в целом, как в тестовых, так и в функциональном режимах;
- ATPG, анализ покрытия, анализ rtl для увеличения покрытия;
- Моделирование тестовых паттернов в netlist;
- Подготовка продуктов к промышленному тестированию.
Мы ожидаем от будущего члена команды:
- Опыт в разработке DFT-структур ИС от 1 года;
- Опыт создания тестовых паттернов для производственной отбраковки (BSCAN, SCAN, MBIST);
- Знание синтезируемого подмножества языков HDL Verilog/SystemVerilog, достаточное для работы с разработчиками RTL;
- Опыт использования симулятора для RTL- и netlist-моделирования (Synopsys VCS, Cadence Xcelium);
- Рабочее знание программ синтеза (Synopsys Design Compiler, Fusion Compiler или Cadence Genus);
- Умение составлять файлы временных ограничений (SDC) и анализировать STA-отчёты;
- Понимание формальной верификации (Synopsys Formality, Cadence Conformal);
- Разработка скриптов автоматизации (tcl/python/perl/shell scripting, etc.);
- Умение работать с системами контроля версий (git);
- Уверенное использование Linux;
- Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы.
Дополнительно приветствуется:
- Опыт работы с тестовым оборудованием для отбраковки ИС (ATE) или взаимодействия с инженерами тестовых станций;
- Опыт работы с САПР Synopsys;
- Уверенное владение английским языком, достаточного для устного общения по техническим вопросам.